EMI信號將會干擾電子設備(如收音機、電視、移動電話以及其他類似設備)的正常運行。在PCB板上，電磁干擾會嚴重影響系統的正常工作。在大多數數字系統中，電磁干擾的主要來源是時鐘發生以及分發電路。

干擾是電磁波造成的，而電磁波是由于帶電粒子在電場中移動產生的，只要存在電信號就一定會產生電磁波。監管機構要求產生電磁干擾的電子設備必須符合特定的規章制度和要求。其中一項要求是：在固定的頻率范圍內，在距離發射源一定距離處由發射源產生的干擾不能超過預定水平。

時鐘又是如何影響其他設備的正常工作呢?很多同步設備使用的典型頻率為33.3MHz，這個頻率經常用作PCI總線、ASIC、FPGA以及處理器的時鐘信號源。與33.3MHz有關的是一系列諧波頻率。33.3MHz的3次諧波即為99.9MHz，因此一塊工作頻率為33MHz的電路板可能使調諧99.90MHz的收音機不能正常接收。

時鐘電路在數字電路中占有重要地位，同時時鐘電路也是產生電磁輻射的主要來源。一個具有2ns上升沿的時鐘信號輻射能量的帶寬可達160MHz，其可能輻射帶寬可達十倍頻，即1.6GHz。因此，設計好時鐘電路是保證達到系統輻射指標的關鍵，時鐘電路EMC設計的好壞直接影響整個系統的性能。

時鐘電路中電磁干擾的產生

時鐘源可以通過兩種方式產生電磁干擾。同步時鐘的重復特性以及沒有正確端接的線路都會產生電磁干擾。時鐘的能量是通過天線輻射進入電磁場的。這里指的天線包括各種形式：PCB線路、PCB返工線、未經充分屏蔽的元件、連接器、纜線(屏蔽或非屏蔽)以及未正確接地的設備等。

在高速數字系統中，固定頻率的時鐘是主要的電磁干擾源。這是因為，這些時鐘總是在一個固定的頻率下工作，這將使能量增加到更高的級別。而非重復性信號或是異步信號不會產生如此多的電磁干擾。隨著更高的數據速率要求更快的時鐘頻率，信號的邊沿率(即上升時間和下降時間)也隨之提高。較快的邊沿率將使輻射信號的能量級別增加更多。圖1顯示了兩個具有相同頻率、幅度、占空比及相位的信號，唯一不同的地方是信號的邊沿率，通過測量可知上升時間較快的信號其輻射能量要明顯大于躍遷率較低的信號。

導致電磁干擾的第二個原因是時鐘線路沒有正確端接。阻抗不匹配將會導致線路信號出現正向或負向的過沖，在這種情況下輻射能量將會增加，增加的幅度取決于正負向過沖的嚴重程度。如果嚴重的過沖導致了十到二十個節點，可能就無法通過FCC符合標準測試。

圖2顯示了沒有正確端接和串聯端接的兩種情況。在無端接時，該線路存在明顯的過沖;而電路在串聯端接情況下，信號沒有產生過沖，保持了較好的信號完整性，此時造成的電磁干擾也較小。

降低電磁干擾之道

在數字系統中有許多種方法可用于解決電磁干擾問題。設計者可以選擇屏蔽設計、信號過濾或是消除干擾源能量的方法來解決問題，這些方案可以單獨使用，也可以和其他方案配合使用。

第一種方法：屏蔽，這并不是一種電氣解決方案，而只能稱得上是一種機械上的執行方案。屏蔽是采用金屬包裝的方式將元器件、電路、組合件、電纜或整個系統的干擾源包圍起來，防止干擾電磁場向外擴散。過去經常采用屏蔽方案，但是有時這種方案的成本較高;而且對于發熱量比較大的電路系統，加上屏蔽盒會影響散熱，沒有良好的散熱這對產品來說是非常致命的，過熱甚至會損傷器件或系統。還有，一旦在產品發布之前發現電磁干擾問題，如果采用屏蔽方案，屏蔽盒的安裝將成為一個難題。

其他兩種方法——濾波和降低功率都是采用將產生電磁干擾輻射的線路隔離的方法。為了確定究竟是哪一條或是哪幾條線路導致了電磁干擾，應進行消聲室測試或是電磁干擾仿真。測試得到的輻射報告將確定在哪些頻率上的電磁干擾超標，這些頻率通常被稱為干擾點。一旦確定了這些頻率(以及其諧波頻率)，就可找到導致干擾的時鐘線路，這里從以下幾個方面考慮。

時鐘信號是否端接

因為信號端接不佳將導致干擾，因此首先是保證所有信號正確端接。應該對導致電磁干擾的信號進行仿真，并對線路的正負向過沖進行分析。如果出現了異常結果，則需要對信號的端接值進行調整以得到更好的波形。到目前為止，信號源端接(或更普遍地稱為串聯端接)是典型時鐘電路最流行的端接形式。信號源端接即在盡可能靠近信號源的地方串接一個電阻，電阻的作用是使時鐘驅動器的輸出阻抗與線路的阻抗匹配，這將使反射波在返回時被吸收。

由于HYPERLYNX軟件在仿真EMC方面的優勢，所以這里采用HYPERLYNX來驗證對原理圖(圖3)進行仿真。疊層結構為：線長為8inch、線寬為6mil、介質厚度為10mil、介電常數為4.30、損耗因子為0.02。仿真參數設置為：驅動采用74AC11X，接收為74HCTXX;典型時鐘頻率設為133MHz;探針設為天線模式，距離3米。在仿真中(圖4)同時采用FCC(美國：紅線)和CISPR(歐洲：藍線)標準。

使用軟件中的頻譜儀對圖3所示的時鐘線路進行EMC仿真，仿真結果如圖4所示。從圖中可以看出：在500MHz和230MHz附近處，頻譜幅值是超標的;特別是在500MHz處，電磁輻射嚴重超標，超過了美國和歐洲的雙重標準;這對產品設計來說簡直就是致命的。

同時對驅動端(A點)和接收端(B點)的下降沿波形進行仿真，結果如圖2�？梢钥吹皆谖词褂枚私拥那闆r下，接收端的波形存在嚴重下沖，其幅度高達1V左右。因此必須采用合適的端接方式使阻抗匹配，這里采用時鐘電路中最常見的源端串行端接方式。利用HYPERLYNX軟件中的端接向導在驅動端加入63.2ohms的串行電阻，得到如圖5所示。對加入端接電阻的時鐘電路進行EMC仿真，其頻譜分布如圖6。和未加端接電阻的EMG仿真頻譜分布圖4相比，圖5的EMC得到了很好的改善，沒有任何頻率點超標，且所有頻點的幅度都下降，降低了電磁輻射。在這個過程中我們再來看看時鐘波形得到了怎樣的改善?在圖2中可以看到，由于在時鐘線路中加入了端接電阻，反射被吸收掉，下沖的情況基本消失，保證了時鐘信號的信號完整性。

時鐘驅動器的選擇

如果所有的信號都是正常端接而且很少或是沒有發生過沖現象，那么就需要考慮時鐘的邊沿率問題了。使用一個速度較低的緩沖器可能會幫您解決問題。許多時鐘緩沖器都有一個選項用于選擇高速或是低速輸出。通常情況下這些部分可以通過引腳對引腳的方式進行置換，或是設備提供可編程的轉換速率調整。

在滿足時序裕量的同時，盡可能選擇低速邏輯器件，這可將EMI影響減為最小和提高信號質量。目前標準肖特基和低壓TTL器件(如74LS系列)的使用越來越少，在使用低速器件的PCB設計中，也并不需要特別關注什么。然而，如今的高速、高技術產品要求使用非�？斓倪呇厮俾实钠骷�，如74ACT和74F系列器件。但是，若使用74HCT可以實現74ACT中大部分功能，但它的優點是產生的RF輻射會少得多。

降低時鐘邊沿轉換率

如果系統可以使用低速驅動的話，這可能是最好的解決方案。因為這種方法直接解決了導致干擾的時鐘線路問題，同時采用這種方法又不會額外增加成本。但如果系統不能使用低速設備，濾波是一種用于減緩信號邊沿轉換率的常用方法。這種方法通常為信號增加一個電容，通過RC時間常數減緩信號的邊沿轉換率，電容的取值范圍通常在5~15pF之間。設計者通常都會將這些電容器的安裝位置預留在PCB中，放置于干擾源的附近，但除非發生電磁干擾問題，否則的話將不會安裝這些電容。如果時鐘線路采用串聯端接的方式，則電容可以放置在電阻的任意一邊以降低電磁干擾。但是從信號完整性的角度來考慮，為了得到最理想的端接和防止反射，電阻應該盡量的靠近源端，電容最好放置電阻右邊，如圖7所示。

這種方法雖然可以降低電磁干擾，但也會給帶來一些不好的影響。首先，它會影響時鐘信號的完整性。使用電容后時鐘信號的邊沿將變得圓滑，而不是陡峭、整齊;而后者對高速時鐘信號是最理想的。其次，設計中如果對PCB板上的每個時鐘信號都額外添加一個電容，對于高密度板設計是非常不利的，因為增加電容會增大布線面積和布線難度。同時，RC也構成一個延時電路，給電路帶來一定的延時。

時鐘擴頻

另外一個解決信號輻射過強的方案是時鐘擴頻，最早出現在1995年，當時主要用于計算機系統的設計。目前大多數個人電腦使用擴頻技術來降低電磁干擾。擴頻為降低電磁干擾提供了一種性價比非常好的方案。時鐘擴頻的原理是，通過對輸入基準時鐘在某個頻率上進行調制而使輸出時鐘的頻率存在微小的變化，例如40MHz的基準時鐘在經過擴頻后將產生在39.60MHz~40.40MHz的范圍內擺動的輸出。這意味著擴頻時鐘以基準時鐘的頻率40MHz為中心，有2%的帶寬。對時鐘頻率進行調制的目的是，把一個單頻信號或是窄帶信號攜帶的能量分散到一個相當寬的頻率范圍內。這將降低頻譜中每個頻率上的峰值功率。調制性質、頻率變化的百分比(帶寬)以及調制速率都將影響到電磁干擾降低的程度。

為了考察時鐘擴頻的擴展頻譜分布，我們定義了以下幾個擴頻時鐘的參數：擴展率、擴頻類型、調制率和調制波形。擴展率是頻率擴展范圍與原時鐘頻率(fc)的比值。擴頻類型指向下擴頻、中心擴頻或向上擴頻。假設擴頻范圍為Δf，則擴展率定義為：

向下擴頻:-Δf/fc100%

中心擴頻:±1/2Δf/fc100%

向上擴頻:Δf/fc100%

調制率fm，用于確定時鐘頻率擴展周期率，在該周期內時鐘頻率變化Δf并返回到初始頻率。調制波形代表時鐘頻率隨時間的變化曲線，通常為鋸齒波，這里僅介紹向下擴頻(圖8)時調制波形及其與擴展率和fm的關系式。

為了得到平坦的時鐘頻譜，一種稱為HersheyKiss的特殊曲線被用作調制波形(圖9)。值得注意的是，當處于最低和最高峰值頻率時，頻率的變化速率比較快，而處于頻譜的中心位置時頻率的變化速率慢得多，這是由于波形引起的。

這里以Maxim公司的MAX9492為例，MAX9492是一款高性能、低抖動頻率合成器，可為網絡路由器或交換機產生多路時鐘輸出，并能降低EMI。MAX9492提供六路低抖動輸出，其中一路輸出是基準時鐘的緩沖輸出。其他五路輸出可獨立編程設置，以產生網絡或存儲線卡所需的所有時鐘頻率：133MHz、125MHz、83MHz、66MHz、62.5MHz、50MHz、33MHz和25MHz。該器件所具有的擴頻功能將基頻能量擴展在較寬的頻率范圍，從而降低電磁干擾(EMI)。輸出頻譜可向下擴展-2.5%或-1.25%。

我們可以使用頻譜分析儀觀察同樣的133MHz時鐘，以比較電磁干擾降低了多少dB。圖10所示曲線是MAX9492經過擴頻和未經擴頻情況下的時鐘頻譜。擴頻情況下，擴展率為-2.5%向下擴頻;時鐘中心頻率fc為133.33MHz。未經擴頻的時鐘信號以133MHz為中心，頻率范圍非常窄，其能量峰值與其他波形相比相對較高。比較寬的掃描線描繪的是擴頻后的時鐘信號。通過測量不同時鐘信號峰值能量之間的差異，我們就可以得到電磁干擾降低的數值為多少dB。擴頻時鐘中，對降低電磁干擾最具影響力的參數就是被調制時鐘的帶寬，時鐘信號的帶寬越寬，電磁干擾就降低得越多。

時鐘擴頻的另外一個很重要的參數是調制率fm，調制率fm一般在20kHz～200kHz之間。如果調制率在20kHz以下，它很有可能在系統中產生音頻噪聲;如果調制率過高，超出了200kHz，則調制帶來的影響有可能會被下游鎖相環中濾波器的回路帶寬抵消掉。擴頻使基準頻率的峰值能量發生了明顯的改善。但在許多數字系統中所要面臨的問題經常發生在高次諧波頻率，而不是發生在基準頻率上，這給設計帶來很大的挑戰。

時鐘電路EMC設計

目前的時鐘電路運作頻率極高，容易產生電磁波噪聲，當電磁波的強度超過一定程度時，將產生不可預期的影響，必須注意預防。目前已有許多以機械結構或是改變電路布局方式的電磁波干擾防治解決方案，但是這些解決方案都耗時費事，若能在電路設計上的小細節多加留意，就可以有效地預防電磁波噪聲的產生。

時鐘信號若是沒有被正確的端接，或是時鐘器件具有快速的瞬時特性，都會產生大量的電磁波噪聲。若要控制電磁波噪聲的產生，必須考慮下列幾項原則：

◆正確的端接所有的時鐘信號

◆盡量采用邊緣上升速率較低的時鐘緩沖器件

◆在時鐘線路中采用濾波電容

◆在高速的電路中采用時鐘擴頻技術

此外，還有一些措施用來減小時鐘電路以及時鐘線路的電磁輻射，如：

◆時鐘信號走線長度盡可能短，線寬盡可能大，與其他線間距盡可能大，緊靠器件布局布線，必要時可以走內層;時鐘產生器盡量靠近使用該時鐘的器件。

◆在某些情況下，可以采取對時鐘線路添加保護性線路，如圖11所示，即在時鐘線兩邊鋪設兩條接地線進行屏蔽。

◆時鐘電路和高頻電路是主要的干擾和輻射源，一定要單獨安排、遠離敏感電路。

◆時鐘輸出布線時不要采用向多個器件直接串行地連接(稱為菊花式連接);而應該經時鐘緩沖器分發后向多個器件直接提供時鐘信號。

◆石英晶體下面以及對噪聲敏感的器件下面不要走線，且石英晶體振蕩器外殼要接地。

◆時鐘線要嚴格地控制阻抗，如果能從內層走線則最好(可減小干擾)，盡量少用過孔。

◆保證時鐘信號返回路徑的完整性，使信號返回路徑(圖12)的環路面積最小，減小電磁輻射。

◆各類時鐘IC芯片的接地引腳要就近接地。

只要在電路設計上遵守這些簡單的規則，就可以最低的成本和最短的時間內有效地控制電磁波輻射，提高產品的競爭力。